GS8160Z36DGT-200 SRAM 2.5 또는 3.3V 512K x 36 18M 통합 회로
분류:
집적 회로 IC
가격:
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결제 방법:
페이팔, TT, 웨스턴 유니온
사양
날짜 코드:
최신 코드
선박:
DHL/UPS/Fedex
조건:
신규*원본
보증:
365일
납 없는:
로스 준수
선행 시간:
즉시 배송
패키지:
TQFP-100
증가하는 방식:
SMD/SMT
소개
GS8160Z36DGT-200 SRAM 2.5 또는 3.3V 512K x 36 18M 통합 회로
| GSI 기술 | |
| 제품 카테고리 | SRAM |
| RoHS: | 세부 사항 |
| 18 Mbit | |
| 512 k x 36 | |
| 6.5 ns | |
| 200MHz | |
| 병렬 | |
| 3.6V | |
| 2.3V | |
| 210mA | |
| 0 C | |
| + 85 C | |
| SMD/SMT | |
| TQFP-100 | |
| 트레이 | |
| 브랜드: | GSI 기술 |
| 메모리 타입: | SDR |
| 습도에 민감함: | 네 |
| 제품 종류: | SRAM |
| 시리즈: | GS8160Z36DGT |
| 하위 분류: | 메모리 및 데이터 저장 |
| 종류: | NBT 파이프라인/공류 |
| 단위 무게: | 0.578352 온스 |
설명
GS8160Z36DGT는 18Mbit 동기적 정적 SRAM입니다. GSI의 NBT SRAM은 ZBT, NtRAM, NoBL와 같은
또는 다른 파이프 라인 리드/더블 레이트 기록 또는 리드/싱글 레이트 기록 SRAM을 통해 흐름,
장치가 전환 될 때 선택 중지 주기를 삽입 할 필요성을 제거하여 사용 가능한 모든 버스 대역폭
읽기에서 쓰기 사이클에서. 그것은 동기 장치, 주소, 데이터 입력, 읽기 / 쓰기 제어이기 때문에
입력 시계의 상승 가장자리에 캡처됩니다. 번스트 순서 제어 (LBO) 는 파워에 묶여야 합니다.
적절한 작동을 위해 레일. 비동기 입력에는 잠자리 모드 활성화 (ZZ) 및 출력 활성화가 포함됩니다.
출력 Enable는 출력 드라이버의 동기 제어와 RAM의 회전을 대체하는 데 사용할 수 있습니다
출력 드라이버는 언제든 꺼집니다. 기록 주기는 내부적으로 자율 타이밍되고
시계 입력. 이 기능은 아시크론으로 요구되는 복잡한 칩에서 입력 펄스 생성을 제거
SRAM 및 입력 신호 시계를 단순화합니다. GS8160Z36DGT는 사용자가 작동하도록 구성 될 수 있습니다.
파이프 라인 또는 플로우 트루 모드에서 파이프 라인 동기 장치로 작동합니다.
입력 신호를 캡처하는 상승 가장자리 트리거 레지스터에, 장치는 상승 가장자리 트리거 레지스터를 포함합니다.
출력 레지스터. 읽기 사이클을 위해, 파이프라인 SRAM 출력 데이터는 일시적으로 엣지 트리거에 의해 저장됩니다.
출력 레지스터에 액세스 사이클 동안 그리고 다음 상승 가장자리에 출력 드라이버에 출시됩니다.
특징
- NBT (버스 회전 없음) 기능은 0 대기 읽기 쓰기 읽기 버스 활용을 허용합니다. 완전히- 네
- 파이프 라인 및 흐르는 NtRAMTM, NoBLTM 및 ZBTTM SRAM과 함께 핀 호환성
- 2.5V 또는 3.3V +10%/~10% 주력 전원 공급
- 2.5V 또는 3.3V I/O 공급
- 사용자 설정 가능한 파이프라인 및 흐름 모드
- 선형 또는 간격 폭발 모드의 LBO 핀
- 2Mb, 4Mb, 8Mb, 36Mb, 72Mb 및 144Mb 장치와 호환되는 핀
- 바이트 기록 작업 (9 비트 바이트)
- 3 칩은 쉽게 깊이 확장을 위해 신호를 활성화
- ZZ 핀 자동 전원 차단
- RoHS를 준수하는 100 점 TQFP 패키지 사용 가능
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MOQ:
1pcs
